JSSC 2010第3期RF & Wireless0.13μmVCO

A Current Reuse Quadrature GPS Receiver in 013 22m CMOS

一款采用0.13μm CMOS工艺的低功耗GPS接收机，具有电流复用技术和连续时间ΣΔ ADC设计。

6.4 mW功耗，42.5 dB转换增益，6.5 dB噪声系数，30 dBm IIP3，110 dBc/Hz @1MHz相位噪声

GPS接收机电流复用正交VCO低功耗ΣΔ ADC

▸创新点1：电流复用堆叠拓扑结构（电路创新） - 通过将LNA、正交混频器和正交VCO集成在单一电流复用堆叠结构中，显著降低了功耗至1mW，同时实现了42.5dB的高转换增益，优化了系统能效比。

▸创新点2：门调制正交VCO设计（电路创新） - 采用门调制技术实现低相位噪声（-110dBc/Hz @1MHz）和高精度正交信号生成（误差<1°），提升了接收机的频率稳定性和信号质量。

▸创新点3：连续时间ΣΔ ADC抗混叠滤波（系统创新） - 利用连续时间带通ΣΔ ADC内置的抗混叠特性，简化了系统架构，在仅消耗4.2mW功耗下实现65dB动态范围，兼顾了高性能与低复杂度。

▸创新点4：电阻DAC反馈技术（电路创新） - 在ΣΔ ADC中采用电阻DAC反馈机制，进一步降低功耗至4.2mW，同时保持高线性度（IIP3为-30dBm），提升了接收机的整体能效。

Abstract

A fully-integrated quadrature low-IF L1-band GPS receiver consumes only 6.4 mW in 0.13 m CMOS. The RF front-end features a gate-modulated quadrature VCO for low phase noise and accurate quadrature phase signal generation. It merges the LNA, quadrature mixer , and quadrature VCO in a single current-reuse stacked topology that provides a conversion gain 42.5 dB with a power consumption of 1 mW. A contin- uous-time (CT) quadrature bandpass sigma-delta analog-to-dig- ital converter (ADC) provides i