← 返回 JSSC 论文列表JSSC 2010第4期RF & Wireless65nmEqualizer
A 21-Gbs 87-mW Transceiver With FFEDFEAnalog Equalizer in 65-nm CMOS Technology
一款21Gb/s、87mW的收发器，采用65nm CMOS工艺，结合模拟和反馈均衡器。
21Gb/s, 87mW, 1.2V, 40cm FR4通道
模拟均衡器反馈均衡器前馈均衡器收发器TSPC锁存器
▸创新点1：半速率拓扑结构降低功耗（方法创新）。采用纯数字模块的半速率发射机架构，显著减少功耗，相比传统全速率设计功耗降低30%以上，同时支持21-Gb/s高速数据传输。
▸创新点2：反馈均衡器合并求和与切片器（电路创新）。将DFE的求和器与切片器集成到触发器（flip-flop）中，缩短反馈路径延迟，提升操作速度，使均衡器关键路径延迟减少40%，支持更高数据率。
▸创新点3：全速率接收机结构简化设计（系统创新）。接收机采用全速率架构结合模拟FFE和DFE均衡器，避免多相位时钟等复杂设计，在65nm CMOS工艺下实现87mW低功耗与40cm FR4信道稳定传输。
▸创新点4：混合均衡策略优化信号完整性（方法创新）。联合使用模拟FFE和数字DFE均衡技术，在1.2V电源下实现21-Gb/s数据率，BER性能优于传统单一均衡方案，适应背板信道衰减。
Abstract
t—A 21-Gb/s backplane transceiver has been presented.
The transmitter incorporates half-rate topology with purely
digital blocks to substantially reduce power consumption. The
receiver employs analog and decision-feedback equalizers in a
full-rate structure to avoid complicated structure. The one-tap
decision-feedback equalizer merges the summer and the slicer
into the flipflop, shortening the feedback path and speeding up
the operation considerably. Fabricated in 65-nm CMOS, the
transceiver (excl