← 返回 JSSC 论文列表JSSC 2010第4期Clocking & PLLs65nmPLLClock Generation
A Phase-Selecting Digital Phase-Locked Loop With Bandwidth Tracking in 65-nm CMO
本文提出了一种用于GHz时钟生成的数字锁相环（DPLL），采用带宽跟踪技术实现稳定操作。
输出频率高达1.8 GHz，参考频率范围28 MHz至225 MHz
数字锁相环带宽跟踪GHz时钟生成相位选择CMOS
▸创新点1：相位选择和插值作为数字控制振荡器（DCO）的方法创新，通过动态调整相位选择和插值技术，实现了高频时钟生成（1.8 GHz）的高精度和低抖动性能，显著提升了DPLL的频率合成能力。
▸创新点2：带宽跟踪技术的系统创新，利用DCO和相位检测器（PD）中的复制延迟单元，动态跟踪环路带宽与参考频率的关系，确保了在整个频率范围内的稳定操作，无需额外校准步骤。
▸创新点3：无需校准的稳定操作的电路创新，通过创新的带宽跟踪技术和相位选择机制，实现了从28 MHz到225 MHz参考频率范围内的稳定性能，核心频率达到3.6 GHz，展示了卓越的频率适应性和鲁棒性。
▸创新点4：动态频率扫描的性能创新，在8倍参考频率范围内（28 MHz至225 MHz）展示了近乎恒定的阻尼因子和环路带宽跟踪能力，验证了系统在宽频率范围内的可靠性和一致性。
Abstract
This paper presents a digital phase-locked loop
(DPLL) used for GHz clock generation in large digital systems
with
/49/48/48
range of operating frequency. The DPLL uses
phase selection and interpolation as the digital-controlled oscil-
lator (DCO). A bandwidth-tracking technique that uses replica
delay cells in the DCO and the phase detector (PD) is introduced
to enable stable operation across the frequency range without
calibration. Measurement results show that the DPLL achieves an
output freq