← 返回 JSSC 论文列表JSSC 2010第4期Other65nm
An Efficient 10GBASE-T Ethernet LDPC Decoder Design With Low Error Floors
设计了一种适用于10GBASE-T以太网的高效LDPC解码器，降低错误率并优化架构。
65nm CMOS, 47.7 Gb/s解码吞吐量, 144 mW功耗
错误率迭代解码架构低密度奇偶校验码消息传递解码后处理
▸创新点1：分组并行LDPC解码器设计（系统创新）。通过分组策略优化解码器架构，将不规则互连局部化并规整全局互连，显著降低布线开销，实现47.7 Gb/s的高吞吐量。
▸创新点2：两步解码方案（方法创新）。采用创新的两步解码流程，将字长缩减至4位，同时将错误基底降至10^-12 BER以下，兼顾了硬件效率与解码精度。
▸创新点3：集成后处理器设计（电路创新）。将后处理器无缝集成至解码器，仅增加极小面积（5.35 mm²）和功耗（144 mW@6.67 Gb/s），显著提升错误地板性能。
▸创新点4：65nm CMOS工艺优化（工艺创新）。通过频率与电压缩放技术，在满足10GBASE-T标准6.67 Gb/s吞吐量需求的同时，实现能效比优化。
Abstract
IEEE, Martin J. Wainwright , Member , IEEE, and
Borivoje Nikolic´, Senior Member , IEEE
Abstract—A grouped-parallel low-density parity-check (LDPC)
decoder is designed for the (2048,1723) Reed-Solomon-based
LDPC (RS-LDPC) code suitable for 10GBASE-T Ethernet. A
two-step decoding scheme reduces the wordlength to 4 bits while
lowering the error floor to below 10
/49/52BER. The proposed
post-processor is conveniently integrated with the decoder, adding
minimal area and power. The decoder architectu