JSSC 2010第5期Data Converters65nmDAC

A 10-bit Charge-Redistribution ADC Consuming 19 22W at 1 MSs Michiel van Elzakke

本文介绍了一种65nm CMOS工艺下的10位逐次逼近ADC，采用电荷重分配DAC和动态两级比较器，实现低功耗。

65nm CMOS, 1.0V-1.3V, 1MS/s

ADC电荷重分配CMOS低功耗逐次逼近

▸创新点1：电荷重分配DAC采用分步充电技术（step-wise charging），通过优化电荷转移过程降低动态功耗，在1 MS/s采样率下实现仅1.9 μW的功耗，能量效率达4.4 fJ/conversion-step。这是电路结构创新与能效优化的结合。

▸创新点2：动态两级比较器设计通过消除静态电流路径，实现仅与采样率成正比的全动态功耗（zero static power）。其异步操作模式在65 nm CMOS工艺下支持1.0-1.3V宽电压范围，属于模拟电路架构创新。

▸创新点3：基于延迟线的控制器替代传统时钟树，减少时序控制电路的功耗开销。该数字逻辑创新使ADC在1 MS/s工作时面积仅为0.0049 mm²，实现系统级面积-功耗协同优化。

▸创新点4：单电源供电架构（1.0V-1.3V）集成参考电压生成，无需外部基准电流。该电源管理创新简化了系统集成，特别适合无线传感器网络等低功耗应用场景。

Abstract

ul Geraedts, Daniël Schinkel , Member , IEEE, Eric A. M. Klumperink, Senior Member , IEEE, and Bram Nauta , Fellow, IEEE Abstract—This paper presents a 10 bit successive approxima- tion ADC in 65 nm CMOS that beneﬁts from technology scaling. It meets extremely low power requirements by using a charge-redis- tribution DAC that uses step-wise charging, a dynamic two-stage comparator and a delay-line-based controller. The ADC requires no external reference current and uses only one external supply