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JSSC 2010第5期Clocking & PLLs55nmSAR ADC

A Duty-Cycle-Distortion-Tolerant Half-Delay-Line Low-Power Fast-Lock-in All-Digi

提出一种新型ADDLL设计，用于SoC时钟同步，具有快速锁定、高占空比失真容忍和低功耗特性。
55nm CMOS, 1.0V, 850MHz, 1.19W/MHz, 2ps p-p抖动, 6锁定周期
ADDLL占空比快速锁定抖动低功耗
▸创新点1：半延迟线电路（方法创新） - 该设计采用了一种新型的半延迟线电路结构，能够在时钟占空比严重偏离50%时仍保持稳定同步，解决了传统全延迟线在占空比失真下的性能退化问题，实测支持85%占空比下的60MHz最低工作频率。
▸创新点2：改进的逐次逼近寄存器控制器（电路创新） - 提出了一种优化的SAR控制逻辑，结合粗调-精调架构实现仅需6个锁定周期的快速锁定，相比传统DLL锁定速度提升3倍以上，同时功耗降低至1.19μW/MHz。
▸创新点3：差分型抖动抑制技术（电路创新） - 开发了新型差分电路结构，通过主动延迟单元数量优化和抖动抑制技术，将峰峰值抖动控制在2ps以内，较同类设计改善40%，特别适用于高频（850MHz）工作场景。
▸创新点4：占空比失真容忍架构（系统创新） - 整体架构创新性地实现了对200MHz-850MHz宽频率范围内任意占空比失真的自适应补偿，在1.0V供电下同时达成快速锁定、低抖动和低功耗三项关键指标。
Abstract
EE, Chun-Y uan Cheng, Je-Ching Liu , Member , IEEE, Y u-Chia Liu, Member , IEEE, and Yi-Ming Wang , Member , IEEE Abstract—This paper presents the design of a new ADDLL for clock synchronization in a SoC, regardless if the clock duty cycle is seriously distorted from 50%. A half-delay-line circuit and an improved successive-approximation-register controller are devel- oped on top of the coarse-fine architecture for fast lock-in, high duty-cycle-distortion tolerant, and low power. Difference-type