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JSSC 2010第6期RF & Wireless65nmHigh-Speed Link

A 500 mW ADC-Based CMOS AFE With Digital Calibration for 10 Gbs Serial Links Ove

设计用于10Gbps串行链路的ADC前端，带数字校准功能
65nm CMOS, 1V, 500mW, 10Gbps
ADC数字校准串行链路CMOS10Gbps
▸创新点1：数字校准补偿偏移、增益和相位不匹配（系统创新）。该论文提出了一种全数字校准技术，通过DSP算法动态校正时间交织ADC中的偏移、增益和相位失配，显著提升了ADC的线性度和动态范围，实测SNDR达到29 dB（5 GHz输入）。
▸创新点2：4路时间交织ADC架构设计（电路创新）。采用6-bit 4-way时间交织结构实现10 Gbps高速采样，通过并行化降低单通道采样率至2.5 GS/s，同时结合电感调谐缓冲器级联技术实现10 GHz时钟分布，功耗仅1.4 pJ/转换步长。
▸创新点3：校准型LC-VCO的PLL设计（电路创新）。在PLL中集成可校准LC振荡器，通过数字调谐补偿工艺偏差，优化时钟抖动性能，实测随机抖动低至0.38 ps，满足高速串行链路的严格时序要求。
▸创新点4：电感调谐级联缓冲器网络（电路创新）。采用多级电感峰化缓冲器串联实现10 GHz时钟树分布，在65 nm CMOS工艺下实现低功耗（500 mW@1V）和高时序一致性，支持4通道时间交织同步。
Abstract
ang, Ullas Singh, Delong Cui, Anand V asani, Adesh Garg , Member , IEEE, Wei Zhang, Member , IEEE, Namik Kocaman, Deyi Pi, Bharath Raghavan, Hui Pan, Ichiro Fujimori, and Afshin Momtaz, Member , IEEE Abstract—This paper presents the design of an analog-front-end (AFE) integrated into a DSP-based transceiver for both serial 10 Gbps KR-backplane and long-reach-multimode-fiber (LRM) applications. The receiver consists of a programmable gain am- plifier (PGA) and a 6-bit 4-way time-interleaved ADC, wh