← 返回 JSSC 论文列表JSSC 2010第6期Other65nm/45nm/32nm/22nm
Energy-Efficient Design Methodologies High-Performance VLSI Adders
提出64位加法器的高能效设计方法，性能提升20%，能耗降低4.5倍。
64-bit adders, 20% performance improvement, 4.5x energy reduction
算术与逻辑结构计算机算术高能效设计高速算术低功耗设计
▸创新点1：探索多种算法与电路设计技术 - 该论文通过对比静态CMOS、动态CMOS和CMOS复合多米诺逻辑家族在64位加法器中的实现，提出了针对不同技术节点的最优算法选择方法，实现了20%的性能提升（方法创新）
▸创新点2：应用能量-延迟权衡 - 在电路设计层面提出多级能量-延迟优化策略，通过调整电路尺寸和系统约束，在65nm至22nm工艺节点上实现4.5倍能耗降低（电路创新）
▸创新点3：研究深亚微米技术的适用性 - 首次系统性地验证了并行前缀加法器在65nm/45nm/32nm/22nm工艺下的能效表现，为先进工艺节点提供了设计参考（系统创新）
▸创新点4：混合逻辑家族优化 - 创新性地组合静态CMOS与多米诺逻辑技术，在保持高速运算特性的同时显著降低动态功耗（电路创新）
Abstract
IEEE, and V ojin G. Oklobdzija, Fellow, IEEE
Abstract—Energy-efficient design requires exploration of avail-
able algorithms, recurrence structures, energy and wire tradeoffs,
circuit design techniques, circuit sizing and system constraints.
In this paper, methodology for energy-efficient design applied to
64-bit adders implemented with static CMOS, dynamic CMOS
and CMOS compound domino logic families, is presented. We
also examined 65 nm, 45 nm, 32 nm, and 22 nm technology nodes
to explore the a