← 返回 JSSC 论文列表JSSC 2010第7期RF & Wireless65nmNeural Network Accelerator
A 60 GHz Power Amplifier With 145 dBm Saturation Power and 25 Peak PAE in CMOS 65
65nm CMOS工艺下实现的60 GHz功率放大器，具有高饱和功率和峰值效率。
10-16.5 dBm饱和功率，>20%峰值PAE
60 GHz功率放大器CMOSSOI共源共栅
▸创新点1：采用SOI衬底降低损耗（方法创新）。该论文使用高电阻率SOI衬底（3 kΩ/cm），显著降低了传输线的损耗，从而提高了功率放大器的整体效率。
▸创新点2：两级共源共栅结构设计（电路创新）。通过采用两级共源共栅结构，该设计在保持高增益的同时，实现了较高的输出功率和效率，适用于60 GHz频段。
▸创新点3：使用CPW传输线进行匹配（电路创新）。该设计采用低损耗的共面波导（CPW）传输线进行输入、输出和级间匹配，优化了信号传输效率，提升了整体性能。
▸创新点4：宽频带设计（系统创新）。该功率放大器在60 GHz频段实现了宽频带工作，适应多种应用场景，展示了其在毫米波通信中的潜力。
Abstract
A 60 GHz wideband power amplifier (PA) is fabri-
cated in a standard CMOS SOI 65 nm process. The PA is based
on two cascode stages. Input, output and inter-stage matching
use coplanar wave guide (CPW) transmission lines that have low
losses thanks to the high-resistivity SOI substrate (3 k
/10
cm). The
PA measurements are carried out for supply voltages /86/68/68going
from 1.2 V to 2.6 V and achieve a saturation power of 10 dBm to
16.5 dBm respectively. The peak power-added efficiency (PAE) is
hig