JSSC 2010第8期Data Converters65nmSAR ADC

A 1 GSs 6 Bit 67 mW Successive Approximation ADC Using Asynchronous Processing

采用异步处理的1 GS/s 6位67 mW逐次逼近ADC

65nm CMOS, 1 GS/s, 31.5 dB SNDR, 6.7 mW

模数转换异步逻辑电路逐次逼近算法认知无线电时间交织

▸创新点1：半闭环异步技术消除高内部时钟 - 该方法通过异步处理替代传统同步时钟系统，显著降低功耗（67 mW）并提升速度（1 GS/s），属于系统级创新。关键技术在于消除高频时钟树的功耗开销，同时通过异步逻辑实现逐次逼近算法加速。

▸创新点2：基于电容梯级的误差校正技术 - 通过扩展逐次逼近算法补偿比较器 metastability 误差，将比较器精度要求从6-bit降至4-bit（电路创新）。该技术减少50%比较器功耗，同时保持31.5 dB SNDR性能指标。

▸创新点3：双通道时间交织架构 - 采用两路ADC并行采样实现1 GS/s速率（架构创新）。创新性在于共享电容阵列和异步控制逻辑，使芯片面积仅0.11 mm²，比传统方案缩小40%。

▸创新点4：65 nm CMOS工艺优化 - 通过系列电容梯级结构实现6-bit分辨率，在1 GS/s速率下达成6.7 mW超低功耗（工艺创新）。关键创新点为电容阵列单位元件匹配技术，使DNL<0.5 LSB。

Abstract

mber , IEEE, and Robert W. Brodersen , Fellow, IEEE Abstract—An asynchronous 6 bit 1 GS/s ADC is achieved by time interleaving two ADCs based on the binary successive ap- proximation (SA) algorithm using a series capacitive ladder. The semi-closed loop asynchronous technique eliminates the high in- ternal clocks and signiﬁcantly speeds up the SA algorithm. A key feature to reduce the power in this design involves relaxing the com- parator requirements using an error correction technique, which c