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JSSC 2010第8期Digital Circuits90nm

A Heterogeneous Digital Signal Processor for Dynamically Reconfigurable Computing

一款异构可重构数字信号处理器SoC，集成FPGA、可配置处理器和粗粒度可重构阵列，通过ARM处理器管理复杂信号处理应用。
90nm CMOS, 峰值功耗2.5W, 120 GOPS
数字信号处理器可重构计算系统级芯片网络芯片视频监控
▸异构可重构计算架构：该论文提出了一种结合细粒度嵌入式FPGA、中粒度可配置处理器和粗粒度可重构阵列的异构计算架构，通过动态分配计算任务到最适合的硬件单元，显著提升了信号处理的灵活性和效率（系统创新）。
▸基于64位NoC的高效通信基础设施：采用全局异步局部同步（GALS）的64位片上网络（NoC）作为通信核心，实现了异构计算单元之间的低延迟、高带宽数据传输，峰值吞吐量达120 GOPS（通信架构创新）。
▸ARM处理器作为SoC管理核心：通过集成ARM处理器运行操作系统，统一管理任务调度、同步和重配置机制，使开发者能够以软件方式协调硬件加速单元，降低了复杂信号处理应用的开发门槛（系统级控制创新）。
▸90nm工艺下的能效优化：在110mm²芯片面积内集成9700万晶体管，峰值功耗仅2.5W，运行视频监控应用时实现120 GOPS算力下1.45W的超低功耗，展示了架构在能效比上的突破（电路级工艺创新）。
Abstract
fano Pucillo, and Roberto Guerrieri Abstract—This paper describes a System on Chip implemen- tation of a reconfigurable digital signal processor. The device is suitable for execution of a wide range of applications exploiting a balanced mix of heterogeneous reconfigurable fabrics merged together by a flexible and efficient communication infrastructure based on a 64-bit Network On Chip. The SoC combines a fine grain embedded FPGA, a mid grain configurable processor and a coarse grain reconfigurable arra