← 返回 JSSC 论文列表JSSC 2010第8期Power Management65nmTDC
Two-Dimensions V ernier Time-to-Digital Converter
提出一种二维游标算法的时间数字转换器，减少延迟线长度并提高效率。
65nm CMOS, 4.8ps时间分辨率, 1.65mW功耗, 50Msps转换率
全数字PLLTDC校准时间数字转换器游标CMOS
▸创新点1：二维游标算法（方法创新） - 该论文提出了一种新颖的二维游标算法，通过同时利用时间和空间维度进行插值，显著减少了传统线性方法所需的延迟线长度。具体而言，该算法将延迟线长度缩短至传统方法的三分之一，同时保持了4.8 ps的高时间分辨率。
▸创新点2：高效延迟线设计（电路创新） - 通过优化延迟线的布局和结构，论文实现了更高的转换效率。在65 nm CMOS工艺下，该设计仅消耗1.65 mW的功耗，支持50 Msps的转换速率，显著降低了功耗并提高了能效比。
▸创新点3：全数字PLL集成（系统创新） - 该TDC设计专门针对全数字PLL应用，通过减少量化噪声和失真，有效抑制了输出载波附近的杂散信号，从而提升了PLL的整体性能。这一创新使得系统在低相位噪声和高稳定性方面表现优异。
▸创新点4：校准技术（方法创新） - 论文还提出了一种高效的TDC校准技术，通过动态调整延迟线的参数，确保了时间分辨率的稳定性和准确性。这一技术进一步提高了TDC的可靠性和适应性，适用于多种应用场景。
Abstract
, IEEE
Abstract—A two-dimensions V ernier algorithm applied to a time
to digital converter (TDC) is presented. The solution proposed min-
imizes the length of the delay lines used to perform the digital con-
version leading to a better efficiency compared to traditional linear
approaches. A 7-bits TDC prototype, targeted for all digital PLL
application, was realized in 65 nm CMOS technology with a time
resolution of 4.8 ps and a power consumption of 1.65 mW for a
conversion rate of 50 Msps. The l