← 返回 JSSC 论文列表JSSC 2010第10期RF & Wireless40 nmPLLClock Generation
A 86 MHz–12 GHz Digital-Intensive PLL for Software-Defined Radios, Using a 6 fJ/Step TDC in 40 nm Digital CMOS
一款适用于软件定义无线电的86 MHz-12 GHz数字密集型PLL频率合成器，具有6 fJ/步高效TDC。
0.28 mm², 50 kHz-2 MHz带宽, <30 mW功耗, 5.5 ps时间分辨率
数字密集型PLL软件定义无线电时间数字转换器频率合成器CMOS
▸创新点1：6 fJ/步高效TDC（电路创新）：采用14位粗-细TDC设计，实现5.5 ps时间分辨率和6 fJ/步的低功耗，显著提升了PLL的时间量化效率和能效比。
▸创新点2：6-12 GHz双VCO设计（电路创新）：通过双VCO架构覆盖86 MHz至12 GHz的频率范围，支持软件定义无线电的宽频带需求，提高了频率合成的灵活性和适应性。
▸创新点3：数字相位调制与噪声消除技术（系统创新）：集成数字相位调制功能，并结合噪声消除技术，有效降低相位噪声，提升信号质量，适用于高精度通信系统。
▸创新点4：简单校准方案（方法创新）：提出多种简单校准方案，确保TDC在PLL中的高性能运行，增强了系统的稳定性和可靠性。
Abstract
s, Member , IEEE, Kameswaran Vengattaramane , Student Member , IEEE,
Vito Giannini, Member , IEEE, Björn Debaillie , Associate Member , IEEE, Wim Van Thillo, Member , IEEE, and
Jan Craninckx, Senior Member , IEEE
Abstract—A 86 MHz–12 GHz digital-intensive reconfigurable
PLL frequency synthesizer is presented with 100 kHz to 2 MHz
bandwidth. It leverages a 6 fJ/step 5.5 ps, 14b coarse–fine TDC
and a 6–12 GHz dual-VCO set. Several simple calibration schemes
are proposed that enable the proper perfor