JSSC 2010第11期Clocking & PLLs0.13μmPLL

A 0314 GHz All-Digital Fractional-N PLL With Adaptive Loop Gain Controller Deok-

提出一种0.3-1.4 GHz全数字锁相环，采用自适应环路增益控制器减少抖动。

0.13μm CMOS, 1.2V, 1.35GHz, 16.5mW, 3.7ps RMS抖动, 32ps峰峰值抖动

自适应增益控制全数字锁相环Bang-Bang相位频率检测器假位法分数分频器

▸自适应环路增益控制器（ALGC）：通过动态调整环路增益，显著降低了Bang-Bang相位频率检测器（BBPFD）的非线性效应，从而将输出抖动降低至3.7 ps RMS和32 ps峰峰值（方法创新与性能提升）。

▸1/8分辨率分数分频器：采用创新的分数分频技术，有效补偿了分数-N频率合成引入的大输入相位误差，提升了频率合成的精度和稳定性（电路创新与功能增强）。

▸基于假位法的快速频率搜索单元：通过优化的算法实现频率锁定仅需6次迭代（192个参考时钟周期），大幅缩短了锁定时间，提升了系统响应速度（算法创新与性能优化）。

▸全数字PLL架构：采用纯数字电路设计，避免了传统模拟PLL对PVT变化的敏感性，兼容现代纳米CMOS工艺，核心面积仅0.2 mm²，功耗16.5 mW（系统架构创新与工艺适应性）。

Abstract

esoo Song , Graduate Student Member , IEEE, Taeho Kim, Suhwan Kim, Senior Member , IEEE, and Deog-Kyoon Jeong , Senior Member , IEEE Abstract—A 0.3–1.4 GHz all-digital phase locked loop (ADPLL) with an adaptive loop gain controller (ALGC), a 1/8-resolution fractional divider and a frequency search block is presented. The ALGC reduces the nonlinearity of the bang-bang phase-frequency detector (BBPFD), reducing output jitter. The fractional divider partially compensates for the large input phase e