JSSC 2010第11期Data Converters0.18μmDACClock Generation

A Quantization Error Minimization Method Using DDS-DAC for Wideband Fractional-

提出一种使用DDS-DAC减少宽带分数频率合成器量化误差的方法。

0.18μm CMOS, 1.8V, 19mA, 1MHz闭环带宽, 98dBc/Hz带内噪声, 122dBc/Hz 3MHz偏移噪声, 1.8GHz输出, 27dB相位噪声降低, 2μs建立时间

DAC直接数字合成分数频率合成器低相位噪声量化误差

▸创新点1：采用DDS相位累加器替代传统多模分频器（方法创新），通过数字直接合成技术实现高精度分数分频，量化误差显著低于传统Σ-Δ调制方案（实测相位噪声降低27dB）。

▸创新点2：创新性使用DAC作为相位-脉冲转换器（电路创新），将数字相位信息线性转化为模拟脉冲信号，避免了传统分频器的非线性量化误差累积问题。

▸创新点3：系统级取消专用补偿机制（系统架构创新），因量化误差极小（1MHz带宽下带内噪声-98dBc/Hz），在宽环路带宽（1MHz）应用中无需额外噪声补偿电路。

▸创新点4：实现快速锁定性能（性能创新），在35MHz频率阶跃下仅需2μs建立时间，同时保持122dBc/Hz@3MHz的远偏相位噪声性能。

Abstract

ber , IEEE, Chang-Ming Lai, Chao-Cheng Lee, and Po-Chiun Huang , Member , IEEE Abstract—This paper presents a technique to reduce the quantization error in fractional division for a wideband frac- tional- frequency synthesizer. By using a direct digital synthesis phase accumulator as the fractional divider and a DAC as the phase-to-pulse converter, the quantization error can be much smaller than the one by conventional sigma-delta modulated multi-modulus divider. With small quantization error, a