JSSC 2010第11期Other65nm

Capacitor-Less Design of Power-Rail ESD Clamp Circuit With Adjustable Holding V

提出一种无电容的电源轨ESD钳位电路设计，具有可调保持电压，显著减少布局面积并提高抗干扰能力。

65nm CMOS, 1.2V

ESD钳位电路无电容设计可调保持电压BigFET瞬态检测

▸创新点1：无电容ESD瞬态检测电路（电路创新）。该设计摒弃了传统RC电路中的电容元件，采用新型电路结构实现ESD瞬态检测，显著简化了电路复杂度，同时降低了制造成本和工艺依赖性。

▸创新点2：布局面积减少54%以上（方法创新）。通过优化电路设计和布局，新方案在65 nm CMOS工艺下实现了超过54%的面积缩减，显著提高了芯片的集成度和空间利用率。

▸创新点3：可调保持电压设计（电路创新）。新电路引入了可调保持电压机制，能够在ESD应力条件下提供足够长的导通时间，同时有效避免了快速上电和瞬态噪声条件下的误触发和锁存事件，提升了电路的可靠性和稳定性。

▸创新点4：抗误触发和瞬态噪声能力增强（系统创新）。通过优化电路设计，新方案在快速上电和瞬态噪声条件下表现出更好的抗误触发能力，进一步提高了系统的鲁棒性和抗干扰性能。

Abstract

The RC-based power-rail ESD clamp circuit with the n-channel metal-oxide-semiconductor (NMOS) transistor drawn in the layout style of big ﬁeld-effect transistor (BigFET) has been utilized to effectively enhance the ESD robustness of CMOS ICs. In this work, a new ESD-transient detection circuit without using the capacitor has been proposed and veriﬁed in a 65 nm 1.2 V CMOS process. The layout area of the new ESD-transient detec- tion circuit can be greatly reduced by more than 54%, as com- pared