JSSC 2010第12期Clocking & PLLs65nmPLL

A Calibration-Free 800 MHz Fractional-N Digital PLL With Embedded TDC

一种无需校准的800MHz分数-N数字锁相环，内置时间数字转换器。

65nm CMOS, 0.027mm², 3.2mW, 600-800MHz, -57/51dBc/Hz@1kHz, -57/56dBc/Hz@1MHz

数字锁相环时间数字转换器分数-N校准免费插值触发器

▸嵌入式TDC无需校准：通过将时间数字转换器（TDC）直接嵌入数字控制振荡器（DCO）中，利用DCO周期自然跟踪TDC量化步长，消除了传统TDC所需的复杂校准电路，显著简化了系统设计并提高了可靠性。这一方法创新在65nm CMOS工艺中实现了0.027mm²的紧凑面积。

▸采用插值触发器提高时间分辨率：通过引入插值触发器（interpolation flip-flop），进一步提升了DCO提供的时间分辨率，使得TDC的量化误差更小，从而改善了整体相位噪声性能。这一电路创新在800MHz频率下实现了-57dBc/Hz（1kHz偏移）和-51dBc/Hz（1MHz偏移）的优异相位噪声指标。

▸使用交叉耦合电阻网络改善TDC线性度：提出了一种新型的失配滤波技术，通过交叉耦合电阻网络有效降低了TDC的非线性误差，使微分非线性（DNL）小于0.04LSB。这一电路创新显著提高了TDC的精度，为分数N分频操作提供了更稳定的基础。

▸无多模反馈分频器的分数N操作：通过创新的系统架构设计，实现了无需复杂多模反馈分频器的分数N分频操作，不仅简化了系统结构，还避免了分频器带来的量化噪声问题。这一系统创新使得DPLL在600-800MHz范围内仅消耗3.2mW的低功耗。

Abstract

EE, and Srenik Mehta , Member , IEEE Abstract—A digital PLL (DPLL) with a time-to-digital con- verter (TDC) embedded within a digitally controlled oscillator (DCO) has been implemented in 65 nm CMOS occupying an active area of 0.027 mm /50. The quantization step of the TDC naturally tracks the DCO period over corners, and therefore requires no calibration. By utilizing an interpolation ﬂip ﬂop, the timing reso- lution provided by DCO is further enhanced. The DPLL achieves fractional-N operation