← 返回 JSSC 论文列表JSSC 2011第1期Wireline I/O40nm
A 40 nm 16-Core 128-Thread SPARC SoC Processor Jinuk Luke Shin Dawei Huang Memb
40纳米16核128线程SPARC SoC处理器，支持512线程系统，集成6MB L2缓存和高速I/O。
40nm工艺, 1.0V, 2.4Tb/s SerDes I/O
SPARC多核处理器高带宽电源管理SoC
▸创新点1：16核128线程设计 - 采用16个8线程SPARC核心的SoC架构，通过多线程技术显著提升并行处理能力，相比前代产品线程数量翻倍，适用于高吞吐量计算场景。
▸创新点2：512线程系统扩展能力 - 通过无胶合（glueless）扩展技术支持多达512线程的4路系统配置，增强了多芯片协同工作的灵活性和可扩展性，满足高性能计算需求。
▸创新点3：6MB L2缓存和高速I/O支持 - 集成16Bank 6MB L2缓存和512 GB/s分层交叉开关，结合312通道SerDes I/O（2.4 Tb/s带宽），为多线程提供充足数据吞吐能力，优化内存访问延迟。
▸创新点4：多时钟域与电源域优化 - 采用动态时钟和电源域划分技术，针对SoC不同模块（如CPU核心、缓存、I/O）独立调控性能与功耗，结合先进电源管理电路，显著降低空闲功耗并提升能效比。
Abstract
This fourth generation UltraSPARC T3 SoC pro-
cessor implements sixteen 8-threaded SPARC cores to double
on-chip thread count and throughput performance over its pre-
vious generation. It enhances glueless scalability to enable up
to 512 threads in a 4-way system. A 16-Bank 6 MB L2 Cache,
a 512 GB/s hierarchical crossbar and a 312-lane SerDes I/O of
2.4 Tb/s support the bandwidth required by the large number of
threads. This SoC processor integrates the memory controller,
PCIE 2.0, 10 Gb Etherne