← 返回 JSSC 论文列表JSSC 2011第1期Memory45nmDRAMProcessor/CPU
A 45 nm SOI Embedded DRAM Macro for the POWER Processor 32 MByte On-Chip L3 Cach
开发了用于POWER7™处理器的45nm SOI嵌入式DRAM宏，优化了访问速度和功耗。
1.35ns随机访问, 1.7ns随机周期, 32MB L3缓存
嵌入式DRAMSOIPOWER7L3缓存深沟槽电容器
▸创新点1：6晶体管微感放大器架构（方法创新） - 该架构通过优化晶体管数量和布局，显著提高了感测速度和信号完整性，实现了1.35 ns的随机访问时间，比传统DRAM快30%以上。
▸创新点2：可编程BL电压生成器（电路创新） - 通过动态调节位线电压，有效扩大了阵列电压窗口，提升了DRAM的可靠性和稳定性，同时支持更宽的微处理器电压供应范围。
▸创新点3：深沟槽电容器设计（工艺创新） - 采用深沟槽电容器技术，在45 nm SOI工艺下实现了高密度存储，同时保持了低功耗和高性能，为32 MB L3缓存提供了基础。
▸创新点4：扩展预充电方案（系统创新） - 通过优化预充电时序和电压管理，提升了感测裕度，使读取零裕度增加了500 ps以上，显著提高了产品良率和性能。
Abstract
ik Nelson, Charlie Hwang, Gregory Fredeman, Michael Sperling,
Abraham Mathews, Toshiaki Kirihata , Senior Member , IEEE, William R. Reohr, Kavita Nair, and Nianzheng Cao
Abstract—A 1.35 ns random access and 1.7 ns-random-cycle SOI
embedded-DRAM macro has been developed for the POWER7™
high-performance microprocessor. The macro employs a 6 tran-
sistor micro sense-amplifier architecture with extended precharge
scheme to enhance the sensing margin for product quality. The
detailed study shows a 67%