JSSC 2011第1期Memory32nm

An x86-64 Core in 32 nm SOI CMOS Ravi Jotwani Member IEEE Sriram Sundaram Steph

AMD 32nm SOI CMOS工艺实现的x86-64核心，适用于移动和桌面多核SOC设计。

32nm SOI CMOS, 3GHz, 35M晶体管

x86-64核心SOI CMOS高K金属栅双应变衬垫嵌入式硅锗

▸创新点1：采用高K金属栅技术（High-K Metal Gate Technology），显著降低栅极漏电流并提升晶体管性能，支持3 GHz以上的高频操作，同时优化功耗效率。

▸创新点2：结合双应变衬垫（Dual Strain Liners）和嵌入式硅锗（eSiGe）技术，通过晶格应变增强载流子迁移率，提升晶体管驱动电流，实现性能与能效的平衡。

▸创新点3：设计多种阈值电压和沟道长度的晶体管组合（Multi-Vt/Length Transistors），为不同功能模块提供灵活的功耗-性能权衡选项，支持2.5W至25W的动态功耗范围。

▸创新点4：集成近零功耗门控状态（Near Zero-Power Gated State）和高级时钟功耗优化技术，显著降低待机功耗，适用于移动及多核SOC设计，扩展了应用场景。

Abstract

Victor F. Andrade, Amy Novak , Senior Member , IEEE, and Samuel Naffziger , Member , IEEE Abstract—This paper describes the 32 nm implementation of an AMD x86-64 core [1], [2], [6]. It occupies 9.69 mm /50, contains more than 35 million transistors (excluding L2 cache), and operates at frequencies in excess of 3 GHz. This AMD chip is fabricated in Global Foundries’ 32 nm SOI and uses high-K metal gate tech- nology. The process uses dual strain liners and eSiGe (embedded Silicon Germanium) to im