← 返回 JSSC 论文列表JSSC 2011第1期RF & Wireless0.13μm
Design and Implementation of a Parallel Turbo-Decoder ASIC for 3GPP-LTE Christop
设计并实现了一种用于3GPP-LTE标准的并行Turbo解码器ASIC，达到390 Mb/s的解码速度。
0.13μm CMOS, 390 Mb/s, 69 mW @ 100 Mb/s
ASIC实现低功耗LTE并行Turbo解码器3G移动通信
▸创新点1：并行Turbo解码器设计（系统创新） - 采用多软输入软输出解码器并行操作架构，显著提升解码吞吐量，支持3GPP-LTE标准的326.4 Mb/s峰值数据率，实测达到390 Mb/s。
▸创新点2：低功耗优化（电路创新） - 通过优化电路设计和采用0.13μm CMOS工艺，在100 Mb/s的实际应用场景下功耗仅为69 mW，大幅降低能耗。
▸创新点3：Radix-4算法应用（方法创新） - 采用Radix-4算法提升并行处理效率，减少迭代次数，从而在相同面积下实现更高的解码速度。
▸创新点4：面积效率优化（电路创新） - 在3.57 mm²的芯片面积内实现8路并行解码，展示了高集成度和面积效率，适合移动设备应用。
Abstract
r , Member , IEEE, Sandro Belfanti, and
Quiting Huang, Fellow, IEEE
Abstract—Turbo-decoding for the 3GPP-LTE (Long Term Evo-
lution) wireless communication standard is among the most chal-
lenging tasks in terms of computational complexity and power con-
sumption of corresponding cellular devices. This paper addresses
design and implementation aspects of parallel turbo-decoders that
reach the 326.4 Mb/s LTE peak data-rate using multiple soft-input
soft-output decoders that operate in parallel. T