← 返回 JSSC 论文列表JSSC 2011第2期Clocking & PLLs0.13μmDLL
A 110 MHz to 14 GHz Locking 40-Phase All-Digital DLL Y oung-Sang Kim Seon-Kyoo L
设计了一种全数字DLL，能在110 MHz至1.4 GHz范围内生成低抖动的40相位时钟。
0.13μm CMOS, 1.2V, 74.4mW, DNL<0.3LSB, INL<0.8LSB, 抖动<0.825%周期
全数字DLL多相位生成低抖动宽范围锁定时钟同步
▸创新点1：双环路驱动设计（相位锁定与偏移校准）——系统创新，采用双环路结构分别负责相位锁定和偏移校准，通过动态切换优化环路稳定性，显著提升锁定精度和范围（110 MHz至1.4 GHz），同时降低抖动。
▸创新点2：分段延迟线优化——电路创新，提出分段式延迟线配置方法，通过逐段校准实现1-bit延迟分辨率，确保全锁定范围内DNL<0.3 LSB和INL<0.8 LSB的高线性度性能。
▸创新点3：自适应切相检测器（Chopping PD）——方法创新，动态选择并提取双环路的有效相位信息，避免环路冲突，提升校准效率，使峰峰值抖动低于时钟周期的0.825%。
▸创新点4：全数字架构实现宽范围多相生成——系统创新，在0.13μm CMOS工艺下实现40相低抖动输出，功耗74.4 mW（1.2V供电），综合性能优于同类设计。
Abstract
oon Sim, Member , IEEE
Abstract—An all-digital DLL is designed to generate low jittery
40 phases in a continuous lock range of 110 MHz to 1.4 GHz. The
DLL is driven by dual loops—one for phase lock and the other
for offset calibration. The two loops are updated by a chopping
PD which adaptively extracts valid information for each loop, one
at a time. For the optimal 1-bit delay resolution in the entire lock
range, a piecewise profiling of delay line is also proposed. The DLL,
fabricated in a 0.1