← 返回 JSSC 论文列表JSSC 2011第2期Memory90nmSRAM
A 130 mV SRAM With Expanded Write and Read Margins for Subthreshold Applications
提出一种9T-SRAM单元，采用DAFC和DRD方案，实现深亚阈值操作，最低工作电压达130mV。
90nm CMOS, 130mV VDDmin, 32Kb容量
低电源电压SRAM读干扰亚阈值电压写裕度
▸创新点1：数据感知反馈截止(DAFC)方案，通过动态调整反馈路径，显著提升SRAM的写入容限，确保在深亚阈值电压下的稳定写入操作。
▸创新点2：动态读解耦(DRD)方案，通过分离读操作路径与存储节点，有效防止读干扰，增强SRAM在低电压下的读稳定性。
▸创新点3：30mV负泵字线技术，通过负压字线控制，显著降低位线漏电流，进一步提升SRAM在超低电压下的能效和稳定性。
▸创新点4：9T-SRAM单元设计，相较于传统6T单元，提供了更高的设计灵活性和稳定性，支持130mV的最低工作电压，适用于超低功耗应用。
Abstract
o-Wei Chou, and Wei-Cheng Wu
Abstract—SRAM suffers read-disturb and write failures at a
low supply voltage, especially at deep subthreshold operation. This
study proposes a 9T-SRAM cell with a data-aware-feedback-cutoff
(DAFC) scheme to enlarge the write margin and dynamic-read-de-
coupled (DRD) scheme to prevent read-disturb for achieving deep
subthreshold operation. A 30 mV negative-pumped wordline
scheme is employed to suppress bitline leakage current. The fab-
ricated 90 nm 32 Kb 9T-SRAM mac