← 返回 JSSC 论文列表JSSC 2011第3期Data Converters0.18μmSAR ADC
A 21 fJConversion-Step 100 kSs 10-bit ADC With a Low-Noise Time-Domain Comparato
本文提出了一种低功耗时间域比较器的10位ADC，采用差分多级VCDL技术，显著降低静态功耗。
0.18μm CMOS, 0.6V, 100kS/s, 1.3μW, 9.3 ENOB
ADC时间域比较器低功耗VCDL传感器接口
▸创新点1：时间域比较器技术（方法创新） - 采用时间域比较器替代传统电压域比较器，通过差分多级VCDL（电压控制延迟线）实现高精度时间延迟比较，显著降低输入参考噪声和偏移，提升ADC的能效比。
▸创新点2：差分多级VCDL设计（电路创新） - 提出差分多级VCDL结构，通过增加延迟级数降低噪声和偏移，同时实现高度数字化的操作，避免了传统比较器的静态功耗问题。
▸创新点3：静态功耗消除（系统创新） - 通过全数字化时间域比较器设计，彻底消除静态功耗，在0.6V低电源电压下实现1.3μW的超低功耗，适用于能量受限的应用场景。
▸创新点4：低噪声与高能效（性能创新） - 在100 kS/s采样率下实现9.3位ENOB和21 fJ/conversion-step的优异能效比，为低功耗传感器接口设定了新的性能标杆。
Abstract
eung-Jin Park, Hong-June Park , Member , IEEE, and Jae-Yoon Sim , Member , IEEE
Abstract—This paper presents a 100 kS/s, 1.3
W , 9.3 ENOB
successive approximation ADC with a time-domain comparator.
The proposed time-domain comparator utilizes a differential
multi-stage VCDL, resulting in a highly digital operation elimi-
nating static power consumption. The effects of gain, noise, and
offset are also investigated by detailed analysis which proves
the feature of reducing the input-referred noise