JSSC 2011第4期Clocking & PLLs90nm CMOSPLL

A 077 ps RMS Jitter 6-GHz Spread-Spectrum Clock Generator Using a Compensated Ph

本文提出了一种基于分数PLL的6GHz扩频时钟发生器，采用相位旋转技术实现低抖动性能。

6GHz时钟频率，RMS抖动0.77ps，功耗27.7mW，核心面积0.55x0.45mm²

扩频时钟发生器相位旋转技术分数PLL低抖动电磁干扰抑制

▸创新点1：相位旋转技术实现分数分频（方法创新）。通过虚拟多相位生成和相位补偿方法，构建分数拓扑结构，实现精确的分数分频比，避免了传统delta-sigma技术带来的量化误差，显著提高了分频精度。

▸创新点2：瞬时时序误差补偿（电路创新）。采用相位补偿技术有效补偿瞬时时序误差，使得时序误差可忽略不计，从而提升了系统的整体时序性能，RMS抖动降低至0.77 ps。

▸创新点3：非抖动分数分频比实现（系统创新）。与传统SSCG不同，该设计通过相位旋转技术实现了非抖动的分数分频比，避免了分频过程中的抖动问题，进一步优化了时钟信号的稳定性。

▸创新点4：电磁干扰抑制性能提升（性能创新）。通过频谱扩展技术，实现了16.12 dB的电磁干扰（EMI）功率衰减，偏差小于0.5%（5000 ppm），显著提升了系统的抗干扰能力。

Abstract

This study demonstrates a 6-GHz triangular-mod- ulated spread-spectrum clock generator (SSCG) based on a fractional- PLL in a 90-nm CMOS process. This paper presents a phase-rotating technique to create the fractional- topology for the SSCG and implement spread-spectrum clocking (SSC) by modulating the fractional- ratios. The proposed phase-rotating technique consists of virtual mult iphase generation and the phase compensation approach. This tec hnique effectively compensates the instantaneous