← 返回 JSSC 论文列表JSSC 2011第4期RF & Wireless0.18μm CMOSESD
Design and Analysis of Low-V oltage Low-Parasitic ESD Protection for RF ICs in CMOS Jian Liu, Student Member , IEEE ,X i n W a n g, Student Member , IEEE ,H u i Z h a o ,Q i ang Fang
本文设计并优化了一种新型低寄生、超低触发电压的双向可控硅ESD保护结构及其交叉耦合超低触发ESD保护电路。
触发电压3.83V，噪声系数0.2dB，寄生电容150fF，响应时间100pS，CDM ESD保护能力7V/μm
ESD保护低电压低寄生双向可控硅交叉耦合
▸创新点1：低寄生ESD保护结构（方法创新） - 提出了一种新型双方向可控硅（VLTdSCR）结构，通过优化布局和材料选择，将寄生电容降至150fF，显著降低对RF IC高频性能的影响，同时保持高ESD防护能力。
▸创新点2：超低触发电压（电路创新） - 采用嵌入式击穿和栅极交叉耦合触发辅助技术，实现了3.83V的创纪录低触发电压，比传统SCR结构降低约40%，适用于低电压CMOS工艺。
▸创新点3：交叉耦合触发辅助技术（系统创新） - 开发了CULTdSCR电路架构，通过动态耦合机制加速SCR触发，响应时间短至100ps，可有效防护快速ESD脉冲（如CDM事件），防护能力达7V/μm。
▸创新点4：混合模式ESD仿真设计方法（方法创新） - 结合TCAD与电路仿真，精确模拟ESD瞬态特性，验证了新型触发机制的有效性，为低电压ESD设计提供了系统级优化工具。
Abstract
This paper reports design, analysis and optimization of a new low-parasitic, very-low-triggering-voltage dual-direc- tional silicon-controlled recti fier (VLTdSCR) type electrostatic discharge (ESD) protection structure and its cross-coupling ultra-low-triggering ESD protection circuitry (CULTdSCR) im- p l e m e n t e di nac o m m e r c i a l0 . 1 8 m CMOS. Mixed-mode ESD simulation-design technique is used to verify the new embedded punch-through and gate cross-coupling ESD trigger-assisting tech- niques devised to achieve ultra-low ESD triggering for SCR-type ESD protection in CMOS. Experiment shows a record low ESD triggering voltage of 3.83 V , noise figure (NF) of 0.2 dB, parasitic ESD capacitance of 150 fF and prompt response to very fast ESD pulses with rising time down to 100 pS. The new ESD design achieves a very high dual-directional charged device model (CDM) ESD protection capability of 7V / m .