JSSC 2011第4期Clocking & PLLs0.13-μm SiGe BiCMOSPLLVCO

Design of a Dual W- and D-Band PLL Shahriar Shahramian Member IEEE A d a m H a

设计了一个双W波段和D波段PLL，实现最高频率和最低相位噪声。

0.13-μm SiGe BiCMOS, 1.8V/2.5V/3.3V, 1.25W

PLLW波段D波段相位噪声SiGe BiCMOS

▸创新点1：最高频率PLL设计（系统创新） - 该论文报道了迄今为止最高频率的PLL设计，采用0.13μm SiGe BiCMOS工艺，集成了86-92 GHz基频Colpitts VCO和160 GHz差分推挽Colpitts VCO，实现了80-100 GHz基频锁定范围和160-169 GHz二次谐波输出。

▸创新点2：双波段集成（电路创新） - 在单芯片上集成了W波段（86-92 GHz）和D波段（160-169 GHz）双波段PLL，通过差分推挽VCO结构实现双频段输出，同时优化了面积和功耗（1.25 W，1.1 mm x 1.7 mm）。

▸创新点3：低相位噪声（性能创新） - 在W波段（90 GHz）和D波段（163 GHz）分别实现了-93 dBc/Hz和-87.5 dBc/Hz的超低相位噪声（100 kHz偏移），通过Colpitts VCO拓扑和环路滤波优化达成毫米波频段的噪声突破。

▸创新点4：高输出功率（电路创新） - 在单端输出模式下实现了3 dBm（90 GHz）和25 dBm（164 GHz）的高输出功率，通过推挽VCO结构和功率匹配网络提升了毫米波信号的驱动能力。

Abstract

This paper describes the design considerations and performance of the highest frequency phase-locked loop (PLL) reported to date. The PLL was fabricated in a 0.13- m SiGe BiCMOS process and integr ates on a single die: a funda - mental-frequency 86–92 GHz Colpitts voltage-controlled oscillator (VCO), a differential push-push 160-GHz Colpitts VCO with two differential outputs at 80 GHz, a programmable di vider chain, the charge pump, and all loop ﬁlter components. It achieves the lowest W- and D-