JSSC 2011第5期RF & Wireless65nm

A 055 V 10 fJbit Inductive-Coupling Data Link and 07 V 135 fJCycle Clock Link Wi

提出0.55V 10fJ/bit电感耦合数据链路和0.7V 135fJ/cycle时钟链路。

65nm CMOS, 0.55V/0.7V, 1.1Gb/s, 3.3GHz

电感耦合三维芯片堆叠低功耗高速数据链路

▸双线圈传输方案减少发射器堆叠晶体管数量：通过采用双线圈设计，显著降低了发射器中晶体管的堆叠层数，从而实现了在0.55V超低电压下的高效数据传输（1.1Gb/s），同时将功耗控制在10fJ/bit，属于电路拓扑结构的创新。

▸低电压低功耗操作：通过优化电路设计和采用0.55V/0.7V超低工作电压，数据链路和时钟链路分别实现10fJ/bit和135fJ/cycle的极低能耗指标，突破了传统互连技术的能效瓶颈，属于电源管理领域的创新。

▸三维芯片堆叠技术：利用近场磁耦合实现无线垂直互连，相比TSV技术无需额外工艺步骤，在65nm CMOS工艺下实现3.3GHz时钟频率，为3D集成系统提供了高带宽（1.1Gb/s）、低延迟的通信解决方案，属于系统级封装创新。

▸双电压域协同设计：创新性地采用数据链路（0.55V）和时钟链路（0.7V）差异化供电策略，通过电压域隔离技术实现系统级能效优化，在1.2V标称工艺电压下达成49/50的误码率性能，属于混合信号设计方法创新。

Abstract

a, Member , IEEE, Tsunaaki Shidei, Y uxiang Y uan, Shusuke Kawai, Keita Takatsu, Y uji Kiyota, Y uichi Asano, and Tadahiro Kuroda, Fellow, IEEE Abstract—This paper presents a 10 fJ/bit inductive-coupling data link operating at 0.55 V supply voltage and a 135 fJ/cycle clock link at 0.7 V supply voltage. A dual-coil transmission scheme reduces the number of stacked transistors in a transmitter , en- abling low-voltage and hence low-power operation. A test chip is fabricated in 65 nm CMOS whose nom