JSSC 2011第5期Data Converters65nmFlash ADCNeural Network Accelerator

A 12-GSs 81-mW 5-bit Time-Interleaved Flash ADC With Background Timing Skew Cali

本文提出了一种12-GS/s 5-bit时间交织闪存ADC，采用基于统计的背景时序偏差校准方案以提高高频动态性能。

12-GS/s, 5-bit, 81 mW, 1.1 V, 0.35 pJ/conversion-step

时间交织闪存ADC背景校准时序偏差高速ADC

▸创新点1：基于统计的背景时序偏差校准（系统创新）。该论文提出了一种基于数字域相关算法的统计方法，通过实时监测和计算通道间的相关性，动态检测并校准时间交织ADC中的时序偏差，无需中断正常采样，将高频输入下的偏差相关失真降低了12 dB。

▸创新点2：数字控制延迟线调整时序偏差（电路创新）。采用数字可编程延迟线作为执行单元，通过校准算法生成的数字码精确调节各子通道的采样时钟相位，实现亚皮秒级时序偏差补偿，支持12 GS/s超高采样率下的实时校准。

▸创新点3：近最小尺寸比较器与前景校准DAC（电路创新）。在65nm CMOS工艺中使用接近工艺极限尺寸的比较器降低功耗，同时通过前景校准的trim-DAC电路补偿比较器偏移，在保证5bit精度的前提下使整体功耗降至81mW，实现0.35pJ/step的能效比。

▸创新点4：混合校准架构设计（系统创新）。结合前景校准（比较器偏移）与背景校准（时序偏差）的分级校准策略，前者解决静态参数失配，后者处理动态时序误差，在Nyquist频率下仍保持25.1dB SNDR。

Abstract

s Murmann , Senior Member , IEEE Abstract—This paper presents a 12-GS/s 5-bit time-interleaved ﬂash ADC realized in 65-nm CMOS. To improve the dynamic per- formance at high input frequencies, a statistics-based background calibration scheme for timing skew is employed. The timing skew is detected in the digital domain through a correlation-based algorithm and minimized by adjusting digitally controlled delay lines. In order to minimize power consumption, we employ near minimum size comparators,