JSSC 2011第5期Data Converters65nmTime-Interleaved ADCNeural Network Accelerator

A CMOS 6-Bit 16-GSs Time-Interleaved ADC Using Digital Background Calibration Te

采用65nm CMOS工艺的6位16GS/s时间交织ADC，集成数字背景校准技术。

65nm CMOS, 1.5V, 16GS/s, 30.8dB SNDR, 435mW

模数转换校准闪存ADC时间交织时序偏差

▸创新点1：无前置放大器的锁存比较器设计（方法创新）。该论文采用直接锁存比较器结构，省去了传统flash ADC中的前置放大器，通过数字偏移校准技术补偿比较器输入端的固有偏移，从而在65 nm CMOS工艺下实现6-bit分辨率与16 GS/s采样率，降低了功耗与面积。

▸创新点2：数字背景偏移校准（系统创新）。通过实时数字校准技术动态消除比较器输入端的随机偏移，无需额外模拟电路（如电容偏移存储），提升了ADC的线性度，最终实现30.8 dB的SNDR性能。

▸创新点3：多相位时钟生成与时序偏差校准（电路创新）。采用延迟锁定环（DLL）生成8路均匀采样时钟，结合数字后台校准消除通道间时序偏差，确保16 GS/s全速采样下的时序一致性，解决了TI-ADC通道失配问题。

▸创新点4：高集成度低功耗设计（系统创新）。在1.5V电源电压下仅消耗435mW，芯片面积0.48mm²，通过优化比较器架构与数字校准算法，实现了高能效比（6-bit@16GS/s），适用于高速通信系统。

Abstract

i Wang, and Jieh-Tsorng Wu , Senior Member , IEEE Abstract—An 8-channel 6-bit 16-GS/s time-interleaved analog- to-digital converter (TI ADC) was fabricated using a 65 nm CMOS technology. Each analog-to-digital channel is a 6-bit ﬂash ADC. Its comparators are latches without the preampliﬁers. The input-re- ferred offsets of the latches are reduced by digital offset calibra- tion. The TI ADC includes a multi-phase clock generator that uses a delay-locked loop to generate 8 sampling clocks from a r