JSSC 2011第5期Data Converters65nm/90nm CMOSPipeline ADC

A SAR-Assisted Two-Stage Pipeline ADC

提出一种SAR辅助的两级流水线ADC，实现低功耗、高分辨率和高速度。

12b 50 MS/s, ENOB 10.4b, 52 fJ/conversion-step

模数转换数据转换低功耗逐次逼近架构开关电容电路

▸创新点1：SAR辅助的两级流水线架构（方法创新）。该论文提出了一种结合SAR ADC和流水线ADC优势的新型混合架构，通过SAR ADC作为第一级实现高分辨率（12b）和低功耗（52 fJ/conversion-step），同时利用流水线架构实现高速（50 MS/s）和高能效。

▸创新点2：无需校准的高精度设计（电路创新）。通过优化SAR子ADC和流水线级间的匹配设计，实现了10.4b ENOB（Nyquist下）的性能，避免了传统流水线ADC所需的复杂校准电路，降低了系统复杂度。

▸创新点3：高能效的开关电容电路设计（电路创新）。采用65nm/90nm CMOS工艺，核心面积仅0.16mm²，通过动态比较器技术和低功耗开关电容网络，在12b分辨率下实现52 fJ/conversion-step的能效指标。

▸创新点4：纳米级CMOS适应性优化（系统创新）。针对现代CMOS工艺低电压特性，设计了兼容低供电电压的SAR逻辑和流水线级间接口电路，解决了传统流水线ADC在纳米工艺下运放设计难题。

Abstract

pproximation register (SAR) ADC archi- tectures are popular for achieving high energy efﬁciency but they suffer from resolution and speed limitations. On the other hand pipeline ADC architectures can achieve high resolution and speed but have lower energy-efﬁciency and are more complex. We pro- pose a two-stage pipeline ADC architecture with a large ﬁrst-stage resolution, enabled with the help of a SAR-based sub-ADC. The prototype 12b 50 MS/s ADC achieves an ENOB of 10.4b at Nyquist, and a ﬁgure