JSSC 2011第5期Memory40nmSRAM

Multi-Step Word-Line Control Technology in Hierarchical Cell Architecture for Sc

开发多步字线控制技术结合分层单元SRAM架构，提升40纳米节点SRAM的稳定性和密度。

40nm节点，0.248μm²/50-cell，2.98 Mb/mm²，1.0V稳定操作，4ns访问时间

SRAM静态噪声容限写入容限字线控制分层架构

▸多步字线控制技术(MWC)：通过分阶段控制字线电压，显著降低随机变异对静态噪声容限(SNM)和写入容限(WM)的影响，在40nm节点实现0.34V（读）和0.22V（写）的VDDmin提升，属于电路级创新。

▸分层单元SRAM架构(HCA)：采用层级化存储单元布局，抵消MWC技术带来的1.4ns访问延迟增加，最终实现4ns高速访问时间，同时保持2.98Mb/mm²的高密度集成，属于系统架构创新。

▸单电源供电设计：在传统双电源SRAM基础上创新性地采用单一电源供电方案，简化供电网络设计并减少15%的版图面积，属于电源管理创新。

▸变异容忍技术：通过MWC与HCA的协同优化，在不增加单元面积的前提下解决先进工艺下阈值电压(Vth)随机变异导致的良率问题，属于可靠性设计创新。

Abstract

Saito, Shinobu Asayama, Yoshiharu Aimoto, Hiroyuki Kobatake, Shinya Ito, Toshifumi Takahashi, Masahiro Nomura, Member , IEEE, Kiyoshi Takeuchi, and Yoshihiro Hayashi , Member , IEEE Abstract—A multi-step word-line control technology (MWC), combined with a new hierarchical cell SRAM architecture (HCA), has been developed to overcome rapid increase in random variability with no area penalty. A 40-nm-node 0.248- m/50-cell SRAM using a single power supply has been successfully fabri- cated, pushing