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JSSC 2011第6期Power Management65nmDRAM

A 3T Gain Cell Embedded DRAM Utilizing Preferential Boosting for High Density an

提出一种采用优先提升技术的3T增益单元嵌入式DRAM，用于提高读取裕度和数据保持时间。
0.9V, 2ns随机周期时间, 1.25ms数据保持时间, 91.3μW/Mb静态功耗
嵌入式DRAM增益单元优先提升混合感应放大器自适应偏置
▸创新点1：优先提升读取字线（RWL）技术是一种方法创新，通过动态电压调节技术显著提升读取裕度和数据保持时间，在0.9V工作电压下实现1.25ms的保持时间，解决了低压操作下的信号完整性问题。
▸创新点2：混合电流/电压感应放大器属于电路创新，结合电流模式和电压模式检测优势，使读取位线（RBL）维持在接近VDD的电位，将随机读取周期时间缩短至2ns，同时降低功耗。
▸创新点3：自适应可调读取参考偏置发生器是系统级创新，采用PVT补偿技术，通过die-to-die可调机制实现6-sigma工艺容差，在85℃环境下将静态功耗控制在91.3μW/Mb。
▸创新点4：稳压位线写入方案（电路创新）集成存储节点电压监控功能，无需额外升压电源即可解决PMOS增益单元的数据'1'写入干扰问题，写入速度提升40%。
Abstract
Circuit techniques for enabling a sub-0.9 V logic-com- patible embedded DRAM (eDRAM) are presented. A boosted 3T gain cell utilizes Read Word-line (RWL) preferential boosting to increase read margin and improve data retention time. Read speed is enhanced with a hybrid current/voltage sense ampli fier that al- lows the Read Bit-line (RBL) to remain close to VDD. A regu- lated bit-line write scheme for driving the Write Bit-line (WBL) is equipped with a steady-state storage node voltage monitor to