JSSC 2011第6期Wireline I/O90nmEqualizer

Low-Power CMOS Equalizer Design for 20-Gbs Systems

提出低功耗CMOS均衡器设计方法，用于20Gb/s系统。

20Gb/s, 40mW, 1V

低功耗CMOS均衡器决策反馈均衡器20Gb/s

▸创新点1：功率缩放方法（方法创新）。该论文提出了一种新的功率缩放方法，通过动态调整电路的工作电压和频率，有效降低了功耗，同时保持了20 Gb/s的高数据传输速率。

▸创新点2：半速率推测架构（电路创新）。采用半速率推测架构的决策反馈均衡器（DFE），显著减少了电路的时钟频率需求，从而降低了功耗，同时提高了系统的处理速度。

▸创新点3：速度-功耗权衡优化（系统创新）。通过结合功率缩放方法和半速率推测架构，该设计在90-nm CMOS技术下实现了20 Gb/s的数据传输速率，同时仅消耗40 mW的功率，显著优化了速度与功耗的平衡。

▸创新点4：线性均衡器与单抽头DFE的组合（电路创新）。该设计结合了线性均衡器和单抽头DFE，有效补偿了18英寸FR4传输线的损耗，提高了信号完整性，同时保持了低功耗。

Abstract

The power consumption of wireline circuits has become increasingly more critical as the pin count and data rate rise. This paper describes a power scaling methodology and a new half-rate speculative architectur e for decision-feedback equalizers (DFEs) to relax the speed-power trade-offs. Designed in 90-nm CMOS technology, a 20-Gb/s prototype consisting of a linear equalizer and a one-tap DFE compensates for the loss of an 18-in FR4 trace while drawing 40 mW from a 1-V supply.