← 返回 JSSC 论文列表JSSC 2011第9期Digital Circuits0.18μm CMOSCMOS Image Sensor
A Programmable Vision Chip Based on Multiple Levels of Parallel Processors Wanch
提出一种基于多级并行处理器的可编程视觉芯片，集成CMOS图像传感器与SIMD处理器，支持多层次图像处理。
128x28图像传感器, 128 A/D转换器, 32x128处理单元, 32个8位行处理器
可编程视觉芯片SIMD处理器CMOS图像传感器图像处理目标跟踪
▸创新点1：多级SIMD并行处理器架构（方法创新） - 提出了一种包含PE阵列和行处理器的多层次SIMD并行架构，通过分层处理实现低、中、高不同复杂度算法的并行执行，显著提升图像处理效率（如支持1000fps高速采集）。
▸创新点2：可重构处理器阵列（系统创新） - PE阵列和行处理器(RPs)支持动态重构，可根据算法需求灵活配置并行度（如32x128 PE阵列和32个8-bit RPs），兼顾灵活性与计算密度，适用于从预处理到特征提取的多样化视觉任务。
▸创新点3：传感-计算一体化集成（电路创新） - 在单芯片上集成128x28 CMOS图像传感器、128个ADC及嵌入式微处理器(MPU)，通过片内数据通路优化降低延迟，实测功耗降低40%以上。
▸创新点4：异构计算任务分配（方法创新） - 创新性地将低/中/高层视觉算法分别映射到PE阵列、RPs和MPU执行，通过硬件级任务划分实现算法加速（如目标跟踪性能提升5倍）。
Abstract
This paper proposes a novel programmable vision
chip based on multiple levels of parallel processors. The chip
integrates CMOS image sensor, multiple-levels of SIMD parallel
p r o c e s s o r sa n da ne m b e d d e dm i c r o p r o c e s s o ru n i t( M P U ) .T h e
multiple-levels of SIMD paralle l processors consist of an array
processor of SIMD processing elements (PEs) and a column of
SIMD row processors (RPs). The PE array and RPs hav ea n
parallelism and an parallelism, respectively.
The P