← 返回 JSSC 论文列表JSSC 2011第9期RF & Wireless0.18umNeural Network Accelerator
A Single-Loop SS-LMS Algorithm With Single-Ended Integrating DFE Receiver for Mu
采用单环LMS算法的3.8 Gb/s单端积分DFE接收器，用于多通道DRAM接口。
0.18um CMOS, 3.8 Gb/s
DFE接收器LMS算法单端积分DRAM通道CMOS
▸创新点1：单环LMS算法自动确定DFE系数（方法创新）。该技术通过动态调整DFE系数，显著提升了信号完整性，在4-drop接口中将最大数据传输率从1.0 Gb/s提升至2.6 Gb/s，解决了传统手动校准的效率问题。
▸创新点2：芯片内生成参考电压以减少外部噪声影响（电路创新）。通过集成Vref环路，有效抑制了外部噪声和输入偏移电压的影响，同时能够跟踪输入数据摆幅的中间电平，适应不同工艺条件下的TX芯片变化。
▸创新点3：低开销积分去斜方案（系统创新）。该方案通过最小化硬件开销实现了时序偏差校正，在2-drop接口中将数据传输率从3.5 Gb/s提升至3.8 Gb/s，优化了系统整体性能。
▸创新点4：差分式IDFE电路校准机制（方法创新）。利用主IDFE电路和副本IDFE电路的输出差异进行DFE系数校准，提高了校准精度和鲁棒性，适用于多通道DRAM接口。
Abstract
A 3.8 Gb/s multi-drop sing le-ended integrating DFE
(IDFE) receiver is implemented in a 0.18 um CMOS by using a
single-loop LMS-algorithm to find the DFE coef ficients automat i-
cally. Initially, a preamble input data pattern (’1101’) is applied to
the main IDFE circuit to determine the DFE coef ficients, while a
fixed input data pattern (’1111’) is applied to the replica ID FE cir-
cuit. The difference between the outputs of the two IDFE circuits
is used in the feedback loop to determine the DFE c