← 返回 JSSC 论文列表JSSC 2011第10期Memory45nmSRAM
5T SRAM With Asymmetric Sizing for Improved Read Stability Satyanand Nalam Stude
提出一种5T SRAM单元，通过不对称尺寸设计提升读取稳定性。
45 nm, 0.7 V写入, 0.5 V读取无错误
5T SRAM读取稳定性不对称尺寸单端感应45nm工艺
▸创新点1：5T SRAM单元设计（电路创新） - 通过减少传统6T SRAM的晶体管数量至5个，显著降低了面积和功耗，同时通过创新的电路结构保持了基本功能，适用于低电压操作（最低0.5V无读取错误）。
▸创新点2：不对称尺寸提升读取稳定性（方法创新） - 采用晶体管尺寸不对称设计，优化了读取路径的驱动能力，显著提高了读取稳定性，解决了传统SRAM在低电压下的稳定性问题。
▸创新点3：单端感应技术（电路创新） - 引入单端感应技术简化了读取电路，降低了功耗和复杂度，同时通过优化感应放大器设计确保了读取的可靠性和速度。
▸创新点4：写入辅助技术（系统创新） - 结合多种写入辅助技术（如电压调节或时序控制），在低至0.7V的电压下实现了与传统6T SRAM相当的写入性能，扩展了5T SRAM的适用场景。
Abstract
Conventional 6-transist or (6T) SRAM scaling to
newer technologies and lower supply voltages is di fficult due to a
complex trade-off space involving stability, performance, power,
and area. Local and global variation make SRAM design even
more challenging. We present a 5-transist or (5T) bitcell that uses
sizing asymmetry to improve read stability and to provide an
efficient knob for trading off the aforementioned metrics. In this
paper, we compare the 5T with the convent ional 6T and the 8T
and