← 返回 JSSC 论文列表JSSC 2011第10期Data Converters65nmNeural Network Accelerator
A Miniature 2 mW 4 bit 12 GSs Delay-Line-Based ADC in 65 nm CMOS Y ahya M Tousi
提出一种基于延迟线的高速4位12GS/s ADC，采用65nm CMOS工艺，功耗2mW。
4位12GS/s, 1.2V, 2mW, SNDR 20.4dB
延迟线ADC高速转换低功耗65nm CMOS量化噪声
▸创新点1：基于延迟线的ADC结构（方法创新），通过将采样输入电压转换为延迟来控制数字脉冲的传播速度，实现高速模拟到数字转换，显著提升了ADC的速度和效率。
▸创新点2：在噪声和失配下更高效（系统创新），利用延迟线的平均机制，有效减少了量化噪声、抖动和失配的影响，在深亚微米CMOS工艺中表现出更高的功率效率。
▸创新点3：无需校准或后处理（电路创新），设计实现了196 fJ/转换步的低功耗，且无需任何校准或后处理步骤，简化了系统复杂性并降低了成本。
▸创新点4：高性能指标（系统创新），在1.2 GS/s的采样率下，实现了20.4 dB的SNDR，INL和DNL分别低于0.8位和0.5位，展示了其在高精度应用中的潜力。
Abstract
A delay-line-based analog-to-digital converter for
high-speed applications is introduced. The ADC converts the
sampled input voltage to a delay that controls the propagation
velocity of a digital pulse. The output digital code is generated
based on the propagation length of the pulse in a fixed time
window. The effects of quantization noise, jitter, and mismatch
are discussed. We show that because of the averaging mechanism
of the delay-line, this structure is more power ef ficient in the
presence