JSSC 2011第10期RF & Wireless65nm

An Ultra-Low V oltage Low-Noise High Linearity 900-MHz Receiver With Digitally C

一种0.6V供电、高线性度、低噪声的900MHz CMOS接收机，采用数字校准干扰消除技术。

0.6V, 900MHz, 56.4dB增益, 5dB噪声系数, 9.8dBm IIP3, 21.4dBm IIP2, 26.4mW功耗

超低电压高线性度低噪声干扰消除CMOS接收机

▸数字校准干扰消除技术：通过可编程的带内前馈干扰消除技术，在基带实现高线性度和低噪声操作，显著提升IIP3和IIP2指标（分别超过13dB和8dB），同时几乎不影响接收机噪声系数，突破了传统线性度与噪声系数之间的权衡关系。

▸高增益射频前端设计：采用差分LNA和线性正交电流驱动无源混频器，在0.6V超低供电电压下实现56.4dB的高转换增益和5dB的低噪声系数，解决了超低电压下射频前端增益与噪声优化的技术难题。

▸超低电压基带电路线性化：通过前馈干扰消除电路与可变增益跨阻放大器的协同设计，在0.55-0.65V电压范围内实现21.4dBm的IIP2指标，显著提升了基带电路在超低电压下的线性度性能。

▸系统级能效优化：采用65nm低功耗CMOS工艺，整体接收机功耗仅26.4mW（其中干扰消除电路占11.4mW），在1.7mm²面积内集成完整收发链路，实现了功耗-面积-性能的协同优化。

Abstract

We present an ultra-low voltage, highly linear, l ow noise integrated CMOS receiver operating from a 0.6-V supply. The receiver incorporates progr ammable, in-band feed-forward interferer cancellation at the baseband to obtain high l inearity and low noise operation at ultra-low supply voltages. Being able to reject adjacent channel or far-out blockers, the digitally cal- ibrated interferer cancellation improves the II P and IIP by more than 13 dB and 8 dB respecti vely with very little impact o