← 返回 JSSC 论文列表JSSC 2011第11期Data Converters90nm
A 08-mW 5-bit 250-MSs Time-Interleaved Asynchronous Digital Slope ADC
提出一种异步数字斜率ADC架构，实现高速低功耗5-bit模数转换
5-bit 250MS/s 0.8mW 1V
斜率ADC时间交织异步架构低功耗高速
▸创新点1：采用非过采样时钟实现高速操作（方法创新）。通过异步数字斜率架构，摆脱传统斜率ADC对高过采样时钟的依赖，仅需非过采样时钟即可实现250 MS/s的高速采样率，较同类设计速度提升显著。
▸创新点2：低复杂度斜率架构保证高能效（电路创新）。利用斜率ADC固有的结构简单性，结合数字斜坡技术，在90nm CMOS工艺下实现0.8mW@1V的超低功耗，能效比优于传统校准型ADC。
▸创新点3：无需复杂校准技术（系统创新）。通过时间交织双通道设计和异步数字控制，规避了传统高速ADC所需的背景校准或数字校正模块，在保持4.6位ENOB精度的同时简化系统复杂度。
▸创新点4：混合信号集成优化（电路创新）。将模拟斜率生成与数字计数器在160μm×300μm面积内高效集成，时间交织结构有效缓解了斜率线性度对精度的限制，实现面积-速度协同优化。
Abstract
Slope and digital-ramp converters are normally
limited to very low sampling rates, since they require a digital
counter at a highly oversampled clock rate. In this work, an
asynchronous digital slope architecture is introduced that only
requires a nonoversampled cloc k, thus enabling a much higher
speed of operation. At the same time, the low complexity and
the inherent accuracy of the slop e-architecture enable very good
power-efficiency without using complex calibration techniques.
A two-channe