← 返回 JSSC 论文列表JSSC 2011第11期Digital Circuits65nmNeural Network Accelerator
A 65 nm Gate-Level Pipelined Self-Synchronous FPGA for High Performance and V ar
65nm自同步FPGA，门级流水线设计，适应PVT变化，最高频率4.07GHz。
65nm CMOS, 1.2V, 2.97GHz
自同步FPGA门级流水线PVT变化双树分频器高频率
▸门级流水线设计：采用门级细粒度流水线架构，实现每个逻辑门独立流水化操作，相比传统粗粒度流水线提升吞吐量至2.97GHz（方法创新+系统创新）。通过38×38阵列的四输入三流水线级结构，在65nm工艺下实现延迟不敏感操作，实测在42%电源噪声下仍保持正确运行。
▸双树分频器四输入三流水线级LUT：提出新型双树分频器结构的查找表单元，将四输入逻辑功能分解为两级并行树形结构（电路创新）。该设计支持三级流水线操作，实测在1.2V电压下实现3.0GHz至4.07GHz自适应吞吐量，PVT变化时无需调整时钟或偏置电压。
▸自同步操作适应PVT变化：采用完全自同步电路架构消除全局时钟（系统创新）。实测在0-120℃温度范围、728mV-2V电压波动及16%工艺偏差下保持功能正确性，比同步FPGA抗电源噪声能力提升4.2倍，故障前操作时间延长8%。
▸抗噪声电源设计：通过延迟匹配和异步握手协议实现强鲁棒性（电路创新）。在1.12GHz/500mVp-p电源噪声注入时仍维持正确操作，噪声容限达到传统同步系统的10倍以上延迟裕度。
Abstract
A 65 nm self-synchronous field programmable
gate array (SSFPGA) with delay insensitive operation and
pipeline granularity at the gate level, is shown to be robust to
process voltage and temperature (PVT) variations. The proposed
SSFPGA employs a 38 38 array of four-input, three-stage
self-synchronous con fig u r a b l el o g i cb l o c k s ,w i t ht h ei n t r o d u c t i o n
of a new dual tree-divider four-input, three-pipeline stage LUT
to achieve a 2.97 GHz throughput at 1.2 V. Correct operatio