JSSC 2011第11期Data Converters0.25μm CMOS

A Digitally Corrected 5-mW 2-MSs SC ADC in 025- m CMOS With 94-dB SFDR

提出一种数字校正方案，显著降低SC ADC功耗，实现94dB SFDR。

5 mW, 2 MS/s, 94 dB SFDR, 75 dB SNDR

数字校正开关电容ADC低功耗非线性失真多项式近似

▸创新点1：数字校正技术显著降低功耗（方法创新）。通过数字校正方案使开关电容ADC在降低积分器功耗的同时保持性能，实验结果显示总模拟功耗仅为5 mW，比未校正版本节省38%的功耗。

▸创新点2：多项式近似校正非线性失真（算法创新）。针对功耗降低导致的非线性建立误差，采用多项式近似技术进行数字校正，将谐波失真降低至THD未明确但SFDR达到94 dB的高性能指标。

▸创新点3：后滤波数字输出优化谐波失真（系统创新）。在数字域后处理中结合校正技术，有效抑制谐波失真，实现75 dB的峰值SNDR，显著提升信号纯净度。

▸创新点4：0.25μm CMOS工艺下的高集成度设计（电路创新）。在仅0.39 mm²的芯片面积内集成校正模块，兼顾低功耗（2.4V供电）与高动态范围（94 dB SFDR），展现工艺适配性优势。

Abstract

A digital correction scheme that allows a switched-ca- pacitor (SC) ADC to operate with signiﬁcantly reduced power consumption is proposed. As power dissipation is reduced in the in- tegrators, nonlinear settling err ors cause increasing harmonic dis- tortion. The correction technique uses a polynomial approximation to correct the nonlinearity and reduce distortion in the post-ﬁltered digital output. With correction, experimental results yield a peak SNDR of 75 dB, a THD of dB and a SFDR of 94 d