JSSC 2011第11期Memory40nmSRAM

A Digitized Replica Bitline Delay Technique for Random-V ariation-Tolerant Timin

提出数字化复制位线延迟技术，降低SRAM时序随机变化影响。

0.6V, 40nm CMOS, 时序变化减少41%, 周期时间减少20%

SRAM时序变化数字化延迟复制位线阈值电压

▸创新点1：数字化复制位线延迟技术（方法创新） - 该技术首次将复制位线延迟数字化，通过数字信号处理精确控制延迟时间，相比传统模拟方法提升了时序控制的精度和可调性，在40nm CMOS工艺下实现41%的时序变化降低。

▸创新点2：基于统计平均的随机变异补偿（系统创新） - 通过增加复制单元数量（具体数量未公开）对阈值电压随机变异进行统计平均，将SA时序变化降低至传统技术的59%，显著提升低压（0.6V）工作稳定性。

▸创新点3：可编程延迟乘法器设计（电路创新） - 创新采用数字乘法器动态调整数字化延迟值，使复制位线延迟能自适应匹配目标SA时序需求，在0.6V供电下实现20%的周期时间缩减。

▸创新点4：混合信号时序校准架构（系统创新） - 结合模拟复制位线与数字延迟处理模块，构建闭环时序校准系统，在保持模拟速度优势的同时获得数字电路的变异鲁棒性。

Abstract

A digitized replica bitline delay technique has been proposed for random-variation-tolerant timing generation of static random access memory (SRAM) sense ampli ﬁers (SA). The timing variation of SA attributable to the random variation of transistor threshold voltage i sr e d u c e db yas u fﬁcient count of replica cells, and replica bitline delay is d igitized and multiplied to adjust it to the target timing for SA. The variation of the generated timing was 41% smaller than that with a conventio