JSSC 2011第11期Power Management65nmPLLTDC

A Distributed Oscillator Based All-Digital PLL With a 32-Phase Embedded Phase-to

本文提出了一种基于旋转行波振荡器的4GHz全数字锁相环，具有宽带宽和低噪声特性。

4 GHz, 108 dBc/Hz相位噪声, 78 MHz参考频率, 1 MHz环路带宽

全数字锁相环旋转行波振荡器相位噪声多相信号65nm CMOS

▸创新点1：采用旋转行波振荡器（RTWO）作为核心振荡器，这是一种电路创新，通过分布式LC结构实现低相位噪声（108 dBc/Hz @1MHz）和高频率稳定性（4 GHz），相比传统环形振荡器显著提升了性能。

▸创新点2：提出32相嵌入式相位-数字转换器（PDC），属于系统创新，直接利用RTWO的多相输出将模拟相位信息数字化，省去了传统TDC的延迟链结构，简化了架构并降低了功耗。

▸创新点3：彻底消除传统ADPLL中功耗高的逆变器延迟链和实时周期归一化模块，属于方法创新，通过RTWO的多相特性直接实现相位量化，系统功耗效率提升显著。

▸创新点4：在65nm CMOS工艺下实现2π/64的超高相位分辨率，属于工艺创新，为高频低噪声数字锁相环设计提供了可扩展的解决方案。

Abstract

This paper presents a wide-bandwidth, low-noise 4 GHz All-Digital PLL. It uses a rotary traveling wave oscil- lator (RTWO) as the oscillator core. By using multiphase signals available from the RTWO, the analog phase information is di- rectly converted into the digital domain. Unlike the conventional time-to-digital converter (TDC) approach, it eliminates power hungry inverter delay chains as well as real time period normaliza- tion. The proposed approach signi ﬁcantly simpli ﬁes the ADPLL archi