▸创新点1：最大化CMOS电路使用（方法创新）。通过广泛采用CMOS电路替代传统SiGe电路，显著降低了功耗，实现了75%的功耗降低，提升了能效。
▸创新点2：采用低功耗CML电路架构（电路创新）。优化了电流模式逻辑（CML）电路设计，进一步降低了25-Gb/s接口的功耗至14 mW/Gb/s，提升了整体能效。
▸创新点3：单时钟操作触发器减少时钟分配（系统创新）。通过使用单时钟操作的触发器，减少了时钟分配网络的复杂性，降低了功耗和设计复杂度。
▸创新点4：PLL相位旋转技术（系统创新）。在每个通道中采用PLL相位旋转技术，优化了时钟同步，确保了25-Gb/s接口的稳定性和性能，实现了34.4-mV的最小输入灵敏度。
Abstract
Hiroki Y amashita, Koji Fukuda , Member , IEEE,
Noboru Masuda, Ryo Nemoto, Eiichi Suzuki, Takashi Takemoto , Member , IEEE, Fumio Y uki, Masayoshi Y agyu,
Hidehiro Toyoda, Masashi Kono, Akihiro Kambe, Seiichi Umai, Tatsuya Saito , Member , IEEE, and
Shinji Nishimura, Senior Member , IEEE
Abstract—The first CMOS “gearbox LSI” based on 65-nm
CMOS technology—namely, a 2-W 100-Gigabit-Ethernet gearbox
LSI combining a 10:4 multiplexer and a 4:10 demultiplexer—was
developed. Its power dissipation is 75