JSSC 2011第12期Data Converters90nmDAC

A 12-Bit 125-GSs DAC in 90 nm CMOS With 6270 dB SFDR up to 500 MHz Wei-Hsin Tsen

采用90nm CMOS工艺的12位125GS/s DAC，通过DRRZ操作和紧凑电流单元设计提升动态性能。

12位分辨率，125GS/s采样率，SFDR>70dB@500MHz，DNL 0.5LSB，INL 1.2LSB，128mW功耗

数模转换器电流导向随机归零背景校准高动态范围

▸数字随机归零(DRRZ)操作：该方法创新通过随机化归零时序，有效降低时钟馈通和开关噪声，提升动态性能（SFDR >70 dB至500 MHz），解决了高频信号下的非线性失真问题。

▸紧凑电流单元设计：电路创新采用优化的版图布局和匹配技术，在90 nm工艺下实现高密度集成（1100×750 μm²），同时保证电流源匹配性（DNL 0.5 LSB/INL 1.2 LSB）。

▸电流单元背景校准技术：系统创新通过DRRZ机制实时监测并校准电流源失配，无需中断正常操作即可维持静态线性度（INL 1.2 LSB），显著提升长期稳定性。

▸混合供电架构：电路创新结合1.2V与2.5V双电源设计（总功耗128 mW），优化了高速开关与电流源headroom的权衡，兼顾能效与动态范围。

Abstract

Member , IEEE Abstract—A current-steering digital-to-analog converter (DAC) was fabricated using a 90 nm CMOS technology. Its dynamic per- formance is enhanced by adopting a digital random return-to-zero (DRRZ) operation and a compact current cell design. The DRRZ also facilitates a current-cell background calibration technique that ensures the DAC static linearity. The measured differential nonlinearity (DNL) is 0.5 LSB and the integral nonlinearity (INL) is 1.2 LSB. At 1.25 GS/s sampling rate