JSSC 2011第12期Data Converters65nmSAR ADCTime-Interleaved ADC

A 480 mW 26 GSs 10b Time-Interleaved ADC With 485 dB SNDR up to Nyquist in 65 nm

本文介绍了一种65nm CMOS工艺下的64倍交织10位2.6 GS/s SAR ADC，采用分层交织结构和开环缓冲阵列。

65nm CMOS, 1.2/1.3/1.6V, 2.6 GS/s, 10b, 48.5 dB SNDR

模数转换器校准时钟抖动奈奎斯特转换器逐次逼近寄存器

▸分层交织结构：采用64倍交织的2.6 GS/s 10位SAR ADC架构，通过前端4个650 MS/s的T/H和后端4组16通道SAR ADC阵列实现层级化交织，显著降低时序偏差至400 fs（方法创新）。

▸开环缓冲阵列：在馈送采样和反馈-SAR模式下工作的开环缓冲器阵列，优化了采样线性度和时序精度，同时消除前端与后端接口间的失真（电路创新）。

▸片上启动校准：集成偏移、增益失配及DAC线性度的自校准功能，使ADC在奈奎斯特频率下实现48.5 dB SNDR和<58 dB THD（系统创新）。

▸低抖动时钟设计：通过精密设计和布局实现110 fs RMS时钟抖动，支持4 GHz带宽下49 dB以上的SNR性能（电路创新）。

Abstract

nssen , Member , IEEE, Claudio Nani, Athon Zanikopoulos , Member , IEEE, and Gerard van der Weide Abstract—This paper presents a 64-times interleaved 2.6 GS/s 10b successive-approximation-register (SAR) ADC in 65 nm CMOS. The ADC combines interleaving hierarchy with an open-loop buffer array operated in feedforward-sampling and feedback-SAR mode. The sampling front-end consists of four in- terleaved T/Hs at 650 MS/s that are optimized for timing accuracy and sampling linearity, while the back-en