← 返回 JSSC 论文列表JSSC 2011第12期Data Converters45 nmNeural Network Accelerator
A 4 GHz Continuous-Time 16ADC With 70 dB DR and 74 dBFS THD in 125 MHz BW Muhamm
一款4 GHz连续时间ΔΣ ADC，采用45 nm-LP CMOS工艺，实现70 dB动态范围和74 dBFS THD。
45 nm-LP CMOS, 1.1/1.8 V, 260 mW, 70 dB DR, 74 dBFS THD, 125 MHz BW
模数转换基站CMOS模拟集成电路连续时间滤波器无线通信
▸创新点1：采用新型环路滤波器拓扑结构，有效吸收4位量化器输入电容引起的极点，提升系统稳定性（电路创新）。该设计避免了传统方法中极点对频响的负面影响，使ADC在4 GHz高频下仍能保持稳定工作。
▸创新点2：提出量化器延迟补偿技术，通过环路滤波器主动补偿量化器延迟引起的额外相位延迟（方法创新）。该技术使系统在125 MHz带宽内实现74 dBFS THD的高线性度，解决了连续时间ΔΣ调制器的关键时序难题。
▸创新点3：实现4 GHz超高采样率的连续时间ΔΣ架构（系统创新），在45nm LP CMOS工艺下达成70dB动态范围和260mW功耗的优异能效比，较同类设计带宽提升2倍以上。
▸创新点4：集成化设计包含调制器、时钟电路和抽取滤波器，仅占用0.9mm²面积（系统集成创新），通过协同优化实现1.1/1.8V双电源供电下的高集成度，满足多通道通信系统的空间约束要求。
Abstract
ems , Senior Member , IEEE, Robert Rutten, and
Kofi A. A. Makinwa , Fellow, IEEE
Abstract—A 4 GHz third-order continuous-time /1/6 ADC is
presented with a loop filter topology that absorbs the pole caused
by the input capacitance of its 4-bit quantizer and also compen-
sates for the excess delay caused by the quantizer’s latency. The
ADC was implemented in 45 nm-LP CMOS and achieves 70 dB
DR and
74 dBFS THD in a 125 MHz BW, while dissipating 260
mW from 1.1/1.8 V supply. The ADC occupies 0.9 mm /5