← 返回 JSSC 论文列表JSSC 2011第12期RF & Wireless65nmPhased Array
A 65 nm CMOS 4-Element Sub-34 mWElement 60 GHz Phased-Array Transceiver Maryam T
65纳米CMOS工艺实现的低功耗60 GHz相控阵收发器，每单元功耗低于34 mW。
65 nm CMOS, 1.2 V, 24 dB增益, 6.8 dB噪声系数, 4.5 dBm输出功率
60 GHz相控阵CMOS低功耗收发器
▸基带相移架构：采用基带相位调整而非传统RF相移，显著降低功耗（34 mW/单元）和硬件复杂度，同时实现6位相位分辨率（TX）和5位（RX），相位误差<0.5 dB，属于系统级创新。
▸整体阻抗优化：通过跨层级（LNA/PA/天线接口）阻抗匹配设计，在65 nm CMOS工艺下实现RX 24 dB增益与6.8 dB超低噪声系数，TX输出4.5 dBm饱和功率，属于电路级创新。
▸基于集总元件的设计：利用片上电感/电容替代传输线结构，节省40%芯片面积，支持4单元阵列集成，同时维持60 GHz工作频率，属于工艺-电路协同创新。
▸能效优化架构：整合PLL合成与分布式LO，使阵列总功耗降至136 mW（4单元），相比传统方案节能50%以上，适用于移动设备，属于系统级能效创新。
Abstract
istian Marcu , Student Member , IEEE,
Lingkai Kong, Student Member , IEEE , Shinwon Kang , Student Member , IEEE ,
Ali M. Niknejad, Senior Member , IEEE, and Elad Alon , Member , IEEE
Abstract—This paper describes a low power and element-scal-
able 60 GHz 4-element phased array transceiver implemented
in a standard 65 nm CMOS process. Using a 1.2 V supply, the
array consumes
34 mW/element including LO synthesis and
distribution. Energy and area efficiency are achieved by utilizing
a baseband phas