JSSC 2011第12期Data Converters90nmDAC

An 85 mW Continuous-Time 16Modulator With 25 MHz Bandwidth Using Digital Backgro

一款采用数字背景校准技术的85mW连续时间ΔΣ调制器，带宽25MHz。

90nm CMOS, 1.2V, 500MS/s, SNDR 63.5dB, SFDR 81dB

ΔΣ调制器连续时间数字校准低功耗CMOS

▸创新点1：动态元件匹配DAC线性化技术（方法创新） - 在传统动态元件匹配技术失效的低过采样比（OSR=10）场景下，提出数字后台校准方法，通过相关估计单元失配并生成校正因子，有效解决了DAC非线性问题，提升了系统线性度（SFDR达81 dB）。

▸创新点2：数字后台校准DAC非线性（系统创新） - 采用数字域闭环校准架构，将DAC失配校正移至调制环外处理，避免了模拟域校准的功耗开销，仅需0.02 mm²面积和0.42 mW功耗即可实现高精度校正。

▸创新点3：快速比例环路补偿（电路创新） - 针对有限增益带宽引起的非理想性，创新性扩展补偿范围至快速比例环路，同时解决超额环路延迟问题，使16调制器在8 mW超低功耗下实现63.5 dB SNDR和25 MHz带宽。

▸创新点4：低功耗放大器设计（电路创新） - 所有放大器均采用针对有限增益带宽优化的补偿结构，结合1.2V 90nm CMOS工艺，实现138 fJ/conv的优异能效比，面积仅0.15 mm²。

Abstract

This paper presents a third order, single-loop, contin- uous-time /1/6 modulator with an internal 4-bit quantizer. The modulator is sampled at 500 MHz, and features an oversampling ratio of only 10. Therefore, DAC linearization by dynamic element matching is ineffective, and the DAC nonlinearities are not cor- rected within the /1/6modulator loop but in the subsequent digital circuit. The unit element mismatches are digitally estimated based on a correlation, and correction factors are thus deri